Various methods have been developed to produce the targeted frequency for the systems that require a specific frequency. Today, analogue solutions have become inadequate for the need for very specific frequencies, stable and fast frequency transitions. Direct digital frequency synthesizers, which have higher dynamic performance, lower power consumption and lower cost, which allow faster frequency transitions than direct analog frequency synthesizers and PLL synthesizers, have been the subject of this thesis study.In this thesis study, it was aimed to design and implement a Direct Digital Frequency Synthesis (DDFS) with a reduced ROM size using Bipartite Table Method (BTM) and to examine the elements determining the performance of the design. Four different designs implemented with different features are designed with VHDL language on FPGA. In the implemented designs the ROM size was reduced to up to 208 times and 71.17 dBc SFDR level was obtained. Fixed 32 bit and 18-32 bit interchangeable phase resolution is used in these designs. 14 or 20 bit phase truncation has been performed in the designed structures which have amplitude resolution of 10 or 16 bits. The effects of phase truncation, sampling frequency, phase resolution, ROM size and low pass filters on power dissipation, spectral purity and maximum output frequency was examined.

Özel bir frekansa ihtiyaç duyan sistemlerde, hedeflenen frekansın üretilmesi için çeşitli yöntemler geliştirilmiştir. Günümüzde çok özel frekanslara ihtiyaç duyulması, daha kararlı ve hızlı frekans geçişlerine ihtiyacı bulunan sistemlerin artması ile birlikte analog çözümler yetersiz kalmaktadır. Doğrudan analog frekans sentezleyicilerine ve faz kilit döngülü sentezleyicilere kıyasla daha hızlı frekans geçişlerine imkân veren, dinamik performansı yüksek, daha az güç tüketen ve maliyeti düşük olan doğrudan sayısal frekans sentezleyicileri bu tez çalışmasına konu olmuştur.Bu tez çalışmasında, iki parçalı tablo yöntemi (BTM) kullanılarak ROM boyutu küçültülmüş bir doğrudan sayısal frekans sentezleyici (DDFS) tasarlanması, gerçekleştirilmesi ve tasarımın performansını belirleyen unsurların incelenmesi hedeflenmiştir. Farklı özelliklerde gerçekleştirilen 4 farklı tasarım FPGA üzerinde VHDL dili ile tasarlanmıştır. Gerçekleştirilen tasarımlarda ROM boyutu 208 kata kadar küçültülmüş, 71.17 dBc SFDR elde edilmiştir. Tasarımlarda sabit 32 bit ve 18-32 bit arasında değiştirilebilir faz çözünürlüğü kullanılmıştır. 10 ya da 16 bit genlik çözünürlüklü olarak tasarlanan yapılarda 14 ya da 20 bitlik faz kırpması gerçekleştirilmiştir. Faz kırpması, örnekleme frekansı, faz çözünürlüğü, ROM boyutu ve kullanılan alçak geçiren filtrelerin harcanan güç, spektral saflık ve maksimum çıkış frekansını nasıl etkilediği incelenmiştir.